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4有偿求助大佬[图片]
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0打地鼠游戏求指导🥺
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5有没得大佬帮看看代码?抢答器的蜂鸣器要求有抢到信号进来后响应三秒后停止,但这个代码上班后,蜂鸣器一直响不会自动停。 module beep(clk, beep, L5, L6, L7, L8);input clk, L5, L6, L7, L8;output beep;reg beep_r = 1;reg [lbk]27:0[rbk] count;wire [lbk]27:0[rbk] three_seconds = 3_000_000_000; // 3秒钟的时钟周期数 assign beep = beep_r; always @(posedge clk) begin if (L5 | L6 | L7 | L8) begin if (count < three_seconds) begin beep_r <= ~beep_r; count <= count + 1; end else begin count <= 0; beep_r <= 0; // 三秒后停止发声
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1module bell_controller( input ClkIn, // 输入时钟 input Resetb, // 复位按钮 input [2:0] tone_number, // 输入的音符序号 output reg Bell // 蜂鸣器输出 ); wire ClkBell; reg [15:0] PreDiv; reg [12:0] Delay; // 实例化频率分频器 gen_divd Gen_ClkBell(.reset(Resetb), .clkin(ClkIn), .clkout(ClkBell)); always @ (negedge Resetb or posedge ClkBell) if(!Resetb) begin Bell <= 1'b0; Delay <= 13'd0; PreDiv <= 16'h0000; end else begin Delay <= Delay + 1'd1; if(Delay >= PreDiv) begin Bell <= ~Bell; Delay <= 13'd0; case(tone_number) 3'b001:P
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1求可以辅导写Verilog顶层文件的大佬,有偿
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2找了个导师突然让我一个大二没学过数电的菜鸟学verilog再什么都没说,请问需要下载什么软件啊,有什么推荐的课程
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1330在这个贴吧答题也有很长一段时间了,但是同学们,你们把代码往这里一贴,简单说一句,编译不过,求大神,就完事了,我们看代码看得不知道有多么辛苦。 以后如果有人有问题问我,可以在本帖下面留言,本人必定知无不答,答无不尽。但是我更希望你们能够到我个人博客里的“答疑专区”提问,把你们的代码在记事本里粘贴一次去掉格式后,在代码的前面加上[source lang="verilog"],代码结尾加上[/source],这样发布出来的代码有语法高亮,
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4使用LED,数码管,按键,蜂鸣器结合的项目。有偿有偿有偿!!!
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1我想请问一下,因为毕业设计要求实现aes加密的FPGA实现,需要板上测试,用的是quartus II 软件,要准备什么板子啊。
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3module month(clk,rst,en,data1,data0,monthout,cout); input clk,rst; input en; output reg [lbk]lbk[rbk]3:0[lbk]rbk[rbk] data1; output reg [lbk]lbk[rbk]3:0[lbk]rbk[rbk] data0; output reg cout; output reg [lbk]lbk[rbk]3:0[lbk]rbk[rbk] monthout; always@(posedge clk,posedge rst)if(rst==1'b1) begin data1<=4'd0; data0<=4'd0; monthout<=4'd0;end else if(en==1'b1) if((data1==4'd1)&&(data0==4'd2))begin data1<=4'd0; data0<=4'd0; monthout<=4'd12;end else begin if(data0==4'd9) begin data0<=4'd0; if(data1==4'd1) data1<=4'd0; else data1<=data1+4'd1;end else data0<=data0+4'
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165留下题目,让我来
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1很需要,有偿
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3有没有大哥帮忙完成一下verilog 实验啊
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18位PPM编码器verilog代码,大作业,有偿,有大佬能帮帮忙吗
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2call
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1彩灯控制器如何赋值啊
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0为什么我设置彩灯,计数器的Q和译码器codeout是输出但是设置波形的时候却能直接赋值呢,还有如何设置Q初值为0呢
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8我们实验室买了ldpc的IP核但是不会用,译码总是错的
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3实验课,过关就行
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23Determining the location of the ModelSim executable... Using: C:\intelFPGA\18.0\modelsim_ase\win32aloem To specify a ModelSim executable directory, select: Tools -> Options -> EDA Tool Options Note: if both ModelSim-Altera and ModelSim executables are available, ModelSim-Altera will be used. **** Generating the ModelSim Testbench **** quartus_eda --gen_testbench --tool=modelsim_oem --format=verilog --write_settings_files=off divider -c divider --vector_source="C:/intelFPGA/18.0/divider/divider.vwf" --testbench_file="C:/intelFPGA/18.0/divider/simulation/qsim/divider.vwf.vt
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1求求大家指条路吧,不玻璃心,想看看你们怎么想的